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职位描述 用小程序查看更多 |
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岗位职责
1. 负责数字前端 RTL 设计与模块实现（总线、接口、控制逻辑、算法硬件化等）；
2. 完成逻辑综合、时序分析、低功耗（UPF）设计与门级仿真；
3. 编写可综合、可验证、可维护的高质量代码，参与代码评审；
4. 配合验证团队完成功能验证，定位并修复设计缺陷；
5. 配合后端团队完成时序收敛与芯片交付，沉淀设计 IP。
任职要求
基本要求
1. 硕士及以上学历，集成电路、计算机、自动化、电子等相关专业；
2. 掌握 Verilog / SystemVerilog，理解时序逻辑、跨时钟域、低功耗等基本设计方法；
3. 了解 DC / PT 等综合与时序分析工具基本流程。
优先条件（满足其一或多项更佳）
1. 有 FPGA 开发、算法硬件加速（如图像处理、神经网络）项目经历者优先；
2. 有数字 IC 设计竞赛、流片经历者优先；
3. 熟悉 AMBA 总线（AXI / AHB / APB）、常用接口协议者优先。
我们提供 / 培养
1. 全流程参与数字 IC 从 RTL 到签核，稀缺岗导师带教；
2. 真实项目练手，快速积累 SoC 设计能力。 |
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